IR压降（IR-Drop） IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑门单元之间的等效电阻的大小。SoC设计中的每一个逻辑门单元的电流都会对设计中的其它逻辑门单元造成不同程度的IR压降。如果连接到金属连线上的逻辑门单元同时有翻转动作，那么因此而导致的IR压降将会很大。然而，设计中的某些部分的同时翻转又是非常重要的，例如时钟网络和它所驱动的寄存器，在一个同步设计中它们必须同时翻转。因此，一定程度的IR压降是不可避免的。 IR压降可能是局部或全局性的。当相邻位置一定数量的逻辑门单元同时有逻辑翻转动作时，就引起局部IR压降现象，而电源网格某一特定部分的电阻值特别高时，例如R14远远超出预计时，也会导致局部IR压降；当芯片某一区域内的逻辑动作导致其它区域的IR压降时，称之为全局现象。 IR压降问题的表现常常类似一些时序甚至可能是信号的完整性问题。如果芯片的全局IR压降过高，则逻辑门就有功能故障，使芯片彻底失效，尽管逻辑仿真显示设计是正确的。而局部IR压降比较敏感，它只在一些特定的条件下才可能发生，例如所有的总线数据同步进行翻转，因此芯片会间歇性的表现出一些功能故障。而IR压降比较普遍的影响就是降低了芯片的速度。试验表明，逻辑门单元上5%的IR压降将使正常的门速度降低15%。 天线效应 0.4um以上的工艺，我们一般不大会考虑天线效应。而采用0.4um以下的工艺就不得不考虑这个问题了。Normally the first way to fix antenna effect is changing metal layers. Insering diode is thelast way. P&R tools can handle this automatically.其实foundry提供的PAE ratio，只是一个经验值，是留了很大的margin的。即便你的设计有antenna violation，也可以tapeout的可通过插入二极管的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。 天线效应主要涉及工艺过程中直接连在栅上的金属长度过长，容易积聚游离电荷，而对栅造成损害，因此在连接栅的metal1上变换metal2，我的看法是1 直接连接栅的金属长度减小，电荷积累减少 2 给电荷提供另一可能通路 打个简单的比方，在宏观世界里，广播、电视的信号，都是靠天线收集的，在我们芯片里，一条条长的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。 那么，哪里来的这么多的游离电荷呢？IC现代制程中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在wafer上，从而形成某一层。理论上，打入wafer的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实
际中，打入wafer的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。 这些电要放到哪里去呢？我们知道，在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是gate oxide。 通常，我们用“antenna ratio”来衡量一颗芯片能发生“antenna effect”的几率。“antenna ratio”的定义是：构成所谓“天线”的导体（一般是metal）的面积与所相连的gate oxide的面积的比率。这个比率越大，就越容易发生antenna effect。这个值的界定与工艺和生产线有关，经验值是300：1。我们可以通过DRC来保证这个值。随着工艺技术的发展，gate的尺寸越来越小，metal的层数越来越多，发生antenna effect的可能性就越大，所以，在0.4um/DMSP/TMSP以上工艺，我们一般不大会考虑antenna effect，而在0.25um以下工艺，我们就不得不考虑这个问题了。 EM电迁移 金属电迁移问题用来表示导致芯片上金属互连线断裂、熔化等的一些失效原因。当电子流过金属线时，将同金属线的原子发生碰撞，碰撞导致金属的电阻增大，并且会发热。在一定时间内如果有大量的电子同金属原子发生碰撞，金属原子就会沿着电子的方向进行流动。这将会导致两个问题：第一，移动后的原子将在金属上留下一个空位，如果大量的原子被移动，则连线断开；第二，被移动的原子必须停在某一个地方，如果这些原子停在某个地方使别的金属连线短路，则芯片的逻辑功能就被改变，从而发生错误。 电迁移是一个长时间的损耗现象，常常表现出经过一段时间后芯片有时序或功能性错误。如果芯片中某一根连线是唯一的，那么当发生电迁移问题以后，会导致整个芯片的功能失效。如果一些连线本来就有冗余设计，例如电源网络，当发生电迁移问题后，其中的一部分连线会断开，而其它部分的连线就会承受较大的IR压降问题。如果因为电迁移而导致了线路间的短路，那整个芯片就失效 芯片电源网络上的IR drop按照形成原因可以分成静态和动态两种.IR drop现象影响了标准单元的电源电压,使得标准单元不能很好的工作.
静态IR drop VDD电压的静态IR drop现象产生的原因主要是电源网络的金属连线的分压,是由于金属连线的自身电阻分压造成的.电流经过内部电源连线的时候,根据欧姆定律产生电源压降.所以静态IR drop主要跟电源网络的结构和连线细节有关,比如:金属连线的宽度,金属连线所用层,该路径流过的电流大小,尤其需要注意的是通孔的个数和打孔的位置. 动态IR drop VDD电压的动态IR drop是电源在电路开关切换的时候电流波动引起的电压压降.这种现象产生在时钟的触发沿,时钟沿跳变不仅带来自身的大量晶体管开关,同时带来组合逻辑电路的跳变,往往在短时间内在整个芯片上产生很大的电流,这个瞬间的大电流引起了IR drop现象.同时开关的晶体管数量越多,越容易触发动态IR drop现象.比如高扇出的一些结构,同一时间需求大量电流, 再比如扫描测试电路,扫描链非常大也容易引起这个现象.这个在设计的时候,电路结构中应该尽可能避免掉.后端设计的时候能做的就是给出足够强壮的电源网络,给出足够大的裕度. IR drop现象在芯片设计中的影响 如果通过电源网络到达某flip flop的电源压降IR drop太大, 这个flip flop可能无法正常工作. 最直接的影响是由于标准单元看到的电源假如是VDD’ 低于VDD,那么根据MOS模型这个单元的transition将变大,响应速度变慢.通常,如果是在clock时钟路径上产生IR drop会带来hold-time错误,如果在数据路径上的IR drop压降会带来setup错误. 一般情况下,5%的电源压降会增大10%-15%的线延迟.另外,还有可能引起信号完整性方面的问题,因为一个弱的电源导致弱的信号,弱的信号更容易被噪声影响甚至淹没. 但是,我们知道IR drop这种现象是每个芯片都会有的(我们不可能所有连线都用超导材料对吧? ^_^)所以,面对IR drop其实大家只能是尽可能去减小这种影响, 尽可能让IR drop所产生的影响不至于对信号完整性和时序产生不良影响. IR drop的兄弟,EM现象 EM是电子迁移现象. 作为特定的工艺来说,某个金属层会有一个最大电流密度,在这层金属上允许的最大电流密度是有一定限度的,过大的电流会造成金属断裂. 电流经过金属层时,电子和原子可能会碰撞,电流过大这种碰撞会产生热效应,同时热效应会加剧原子和电子的碰撞. 某种意义上来说,EM效应也有热效应的影子.这种大电流的情况下,不仅仅是电子的移动,有可能会在金属层造成阳极原子的迁移,这种迁移造成了金属连线的破损断裂,同时也可能会顺着迁移方向短路到其他线路 . IR drop 的分析 对芯片电源进行有效的设计必须理解IR drop的产生原理. 静态IR drop和动态IR drop之间没有什么必然的联系. 现在的芯片设计中,电源设计和IR drop分析被不断的前提,应为深亚微米之后的电源压降现象更严重,早日分析早日发现问题并在设计中考虑到是很有必要的.在后端设计中,布局之时就应该考虑电源的规划,快速布局之后就应该对电源设计做一次分析. 到Sign-off阶段
再做更详细的分析:功耗\压降\电子迁移\热. 做静态分析需要用到的是TCF(toggle count format)文件；做动态功耗分析需要知道两个重要的信息:电源点的位置(一般是PAD,也有的是用片内Regulator等)和动态仿真所用的文件VCD(Value change dump)或者TWF(timing window format)文件. 电源分析部分所用的工具一般是以Apache公司的Totem和其旗舰产品Redhawk来做. 其中Redhawk被很多设计公司作为Sign-off工具. 转：
http://blog.csdn.net/wen8201/article/details/4284329 因为U=IR,所以IR-drop顾名思义就是压降。其危害有： 1。性能（performance） 由管子的Tdelay＝c/u可知，电压降低，门的开关速度越慢，性能越差。 2。功能(function） 实际上在极端的情况下甚至功能也会受影响的。在深亚微米下，如果Power/Ground network做的也很差，然后碰上了很不好的case，IR drop会很大，如果用的是high Vt的process，则DC noise margin就比较小了。这样就有可能功能错误。 3。功耗（power） 如果没有做详细的IR drop分析，又想功能正确，那就只有留很大的margin了，本来1.2v可以跑的，也只能用1.5v了。但是这样功耗也就上去了。 4。面积(area) 如果要在一定程度上限制IR drop，就要在chip里面加上很多的decoupling capacitance.占用了很多面积。 5。成本(cost) 功耗上去了，响应的散热，封装都成了问题，需要额外花费啦。而且面积变大，也是钱啊～～ 所以，IR drop还 是一个比较讨厌的问题，需要小心对待。
际中，打入wafer的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。 这些电要放到哪里去呢？我们知道，在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是gate oxide。 通常，我们用“antenna ratio”来衡量一颗芯片能发生“antenna effect”的几率。“antenna ratio”的定义是：构成所谓“天线”的导体（一般是metal）的面积与所相连的gate oxide的面积的比率。这个比率越大，就越容易发生antenna effect。这个值的界定与工艺和生产线有关，经验值是300：1。我们可以通过DRC来保证这个值。随着工艺技术的发展，gate的尺寸越来越小，metal的层数越来越多，发生antenna effect的可能性就越大，所以，在0.4um/DMSP/TMSP以上工艺，我们一般不大会考虑antenna effect，而在0.25um以下工艺，我们就不得不考虑这个问题了。 EM电迁移 金属电迁移问题用来表示导致芯片上金属互连线断裂、熔化等的一些失效原因。当电子流过金属线时，将同金属线的原子发生碰撞，碰撞导致金属的电阻增大，并且会发热。在一定时间内如果有大量的电子同金属原子发生碰撞，金属原子就会沿着电子的方向进行流动。这将会导致两个问题：第一，移动后的原子将在金属上留下一个空位，如果大量的原子被移动，则连线断开；第二，被移动的原子必须停在某一个地方，如果这些原子停在某个地方使别的金属连线短路，则芯片的逻辑功能就被改变，从而发生错误。 电迁移是一个长时间的损耗现象，常常表现出经过一段时间后芯片有时序或功能性错误。如果芯片中某一根连线是唯一的，那么当发生电迁移问题以后，会导致整个芯片的功能失效。如果一些连线本来就有冗余设计，例如电源网络，当发生电迁移问题后，其中的一部分连线会断开，而其它部分的连线就会承受较大的IR压降问题。如果因为电迁移而导致了线路间的短路，那整个芯片就失效 芯片电源网络上的IR drop按照形成原因可以分成静态和动态两种.IR drop现象影响了标准单元的电源电压,使得标准单元不能很好的工作.
静态IR drop VDD电压的静态IR drop现象产生的原因主要是电源网络的金属连线的分压,是由于金属连线的自身电阻分压造成的.电流经过内部电源连线的时候,根据欧姆定律产生电源压降.所以静态IR drop主要跟电源网络的结构和连线细节有关,比如:金属连线的宽度,金属连线所用层,该路径流过的电流大小,尤其需要注意的是通孔的个数和打孔的位置. 动态IR drop VDD电压的动态IR drop是电源在电路开关切换的时候电流波动引起的电压压降.这种现象产生在时钟的触发沿,时钟沿跳变不仅带来自身的大量晶体管开关,同时带来组合逻辑电路的跳变,往往在短时间内在整个芯片上产生很大的电流,这个瞬间的大电流引起了IR drop现象.同时开关的晶体管数量越多,越容易触发动态IR drop现象.比如高扇出的一些结构,同一时间需求大量电流, 再比如扫描测试电路,扫描链非常大也容易引起这个现象.这个在设计的时候,电路结构中应该尽可能避免掉.后端设计的时候能做的就是给出足够强壮的电源网络,给出足够大的裕度. IR drop现象在芯片设计中的影响 如果通过电源网络到达某flip flop的电源压降IR drop太大, 这个flip flop可能无法正常工作. 最直接的影响是由于标准单元看到的电源假如是VDD’ 低于VDD,那么根据MOS模型这个单元的transition将变大,响应速度变慢.通常,如果是在clock时钟路径上产生IR drop会带来hold-time错误,如果在数据路径上的IR drop压降会带来setup错误. 一般情况下,5%的电源压降会增大10%-15%的线延迟.另外,还有可能引起信号完整性方面的问题,因为一个弱的电源导致弱的信号,弱的信号更容易被噪声影响甚至淹没. 但是,我们知道IR drop这种现象是每个芯片都会有的(我们不可能所有连线都用超导材料对吧? ^_^)所以,面对IR drop其实大家只能是尽可能去减小这种影响, 尽可能让IR drop所产生的影响不至于对信号完整性和时序产生不良影响. IR drop的兄弟,EM现象 EM是电子迁移现象. 作为特定的工艺来说,某个金属层会有一个最大电流密度,在这层金属上允许的最大电流密度是有一定限度的,过大的电流会造成金属断裂. 电流经过金属层时,电子和原子可能会碰撞,电流过大这种碰撞会产生热效应,同时热效应会加剧原子和电子的碰撞. 某种意义上来说,EM效应也有热效应的影子.这种大电流的情况下,不仅仅是电子的移动,有可能会在金属层造成阳极原子的迁移,这种迁移造成了金属连线的破损断裂,同时也可能会顺着迁移方向短路到其他线路 . IR drop 的分析 对芯片电源进行有效的设计必须理解IR drop的产生原理. 静态IR drop和动态IR drop之间没有什么必然的联系. 现在的芯片设计中,电源设计和IR drop分析被不断的前提,应为深亚微米之后的电源压降现象更严重,早日分析早日发现问题并在设计中考虑到是很有必要的.在后端设计中,布局之时就应该考虑电源的规划,快速布局之后就应该对电源设计做一次分析. 到Sign-off阶段
再做更详细的分析:功耗\压降\电子迁移\热. 做静态分析需要用到的是TCF(toggle count format)文件；做动态功耗分析需要知道两个重要的信息:电源点的位置(一般是PAD,也有的是用片内Regulator等)和动态仿真所用的文件VCD(Value change dump)或者TWF(timing window format)文件. 电源分析部分所用的工具一般是以Apache公司的Totem和其旗舰产品Redhawk来做. 其中Redhawk被很多设计公司作为Sign-off工具. 转：
http://blog.csdn.net/wen8201/article/details/4284329 因为U=IR,所以IR-drop顾名思义就是压降。其危害有： 1。性能（performance） 由管子的Tdelay＝c/u可知，电压降低，门的开关速度越慢，性能越差。 2。功能(function） 实际上在极端的情况下甚至功能也会受影响的。在深亚微米下，如果Power/Ground network做的也很差，然后碰上了很不好的case，IR drop会很大，如果用的是high Vt的process，则DC noise margin就比较小了。这样就有可能功能错误。 3。功耗（power） 如果没有做详细的IR drop分析，又想功能正确，那就只有留很大的margin了，本来1.2v可以跑的，也只能用1.5v了。但是这样功耗也就上去了。 4。面积(area) 如果要在一定程度上限制IR drop，就要在chip里面加上很多的decoupling capacitance.占用了很多面积。 5。成本(cost) 功耗上去了，响应的散热，封装都成了问题，需要额外花费啦。而且面积变大，也是钱啊～～ 所以，IR drop还 是一个比较讨厌的问题，需要小心对待。
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